상하이·베이징, 5월 25일(로이터) — 중국 화웨이테크놀로지스가 미국의 제재로 세계 최고 수준의 반도체 개발이 어려워진 상황에서도 2031년까지 1.4나노미터 공정에 맞먹는 트랜지스터 밀도의 고급 칩을 설계하겠다고 밝혔다.
2026년 5월 25일, 로이터통신의 보도에 따르면 화웨이는 이날 발표에서 이 같은 전망을 내놓으며, 이를 자사가 ‘타우 스케일링 법칙(Tau Scaling Law)’이라고 부르는 새로운 칩 성능 개선 원칙의 가장 눈에 띄는 주장으로 소개했다. 업계가 더 이상 트랜지스터를 단순히 더 작게 만드는 방식에만 의존할 수 없게 되면서, 칩의 성능을 높이기 위한 새로운 경로를 제시하겠다는 의미다.
화웨이 반도체 사업부 책임자이자 과학자위원회(Scientist Committee) 이사인 허팅보(He Tingbo)는 상하이에서 열린 2026 IEEE 국제 회로 및 시스템 심포지엄(ISCAS)에서 ‘실천 속 새로운 반도체 경로(New Semiconductor Path in Practice)’라는 제목의 기조연설을 통해 이 개념을 소개했다고 회사는 설명했다.
화웨이는 독립적인 성능 검증 자료는 제시하지 않았지만, 이 목표가 주목받는 이유는 1.4나노미터가 10년 말 무렵 차세대 첨단 칩 제조의 세계적 최전선에 가까운 수준으로 여겨지기 때문이다. 나노미터 공정은 반도체 회로 선폭의 크기를 나타내는 지표로, 숫자가 작을수록 일반적으로 더 높은 집적도와 성능, 낮은 전력 소모를 기대할 수 있다. 다만 실제 제조 난도는 매우 높아지며, 극자외선(EUV) 노광장비 같은 첨단 장비와 소재, 설계 역량이 함께 뒷받침돼야 한다.
중국이 전통적인 제조 방식만으로 이 수준에 도달하기는 어렵다는 관측이 지배적이다. 미국 워싱턴이 첨단 리소그래피 장비와 다른 핵심 반도체 기술에 대한 접근을 제한하고 있기 때문이다. 리소그래피는 반도체 회로를 웨이퍼 위에 새기는 핵심 공정으로, 특히 극도로 미세한 선폭 구현이 필요한 첨단 칩 생산에서 결정적 역할을 한다. 이러한 제약은 중국 반도체 산업 전반의 고도화 속도를 늦추는 주요 변수로 작용해 왔다.
화웨이는 타우 스케일링 법칙이 칩과 컴퓨팅 시스템 내부에서 신호와 데이터가 이동하는 데 걸리는 시간을 줄이는 데 초점을 맞춘다고 설명했다. 회사는 이 방식이 성공할 경우, 중국의 가장 첨단 반도체 장비 접근이 제한된 상황에서도 성능 향상과 칩 집적도 개선을 동시에 노릴 수 있는 대안이 될 수 있다고 밝혔다.
또한 화웨이는 2026년 가을 출시 예정인 기린(Kirin) 칩이 관련 아키텍처인 로직폴딩(LogicFolding)을 처음 적용할 예정이라고 말했다. 회사에 따르면 로직폴딩은 칩 내부 배선을 줄여 성능을 크게 개선할 수 있는 구조다. 일반적으로 배선이 짧아질수록 신호 전달 지연이 줄어들고, 전력 효율과 발열 관리 측면에서도 유리해질 수 있다.
화웨이는 지난 6년 동안 타우 스케일링 법칙을 바탕으로 381개의 칩을 설계하고 양산했다고 밝혔다. 이 칩들은 스마트폰과 인공지능(AI) 컴퓨팅 등 다양한 산업 분야에 활용돼 왔다고 회사는 설명했다.
시장 관점에서 보면, 이번 발표는 화웨이가 미국 제재 이후에도 자체적인 반도체 기술 경로를 강화하고 있음을 보여주는 신호로 해석될 수 있다. 다만 독립 검증이 부족한 상태에서 제시된 장기 목표인 만큼, 실제 구현 가능성은 향후 공정 기술, 설계 완성도, 장비 조달 환경에 따라 크게 달라질 것으로 보인다. 그럼에도 중국 반도체 산업이 기존의 미세공정 경쟁만이 아닌, 신호 이동 최적화와 아키텍처 혁신을 통한 우회적 성능 향상 전략에 더 무게를 둘 가능성은 한층 커졌다는 평가가 가능하다.
