인텔이 자사 차세대 패키징 기술인 EMIB-T(Embedded Multi-die Interconnect Bridge‑T)를 통해 인공지능(AI) 칩의 고성능 패키징 시장에서 대만의 TSMC(타이완 반도체 제조사)가 주도하는 CoWoS와의 격차를 좁히려 하고 있다. AI 프로세서가 점점 더 커지고 복잡해지면서 기존 생산 능력에 대한 압박이 심화되자, 대안 기술로서 EMIB-T가 주목받고 있다.
2026년 2월 07일, 인베스팅닷컴의 보도에 따르면, 번스타인(Bernstein) 애널리스트들은 EMIB-T가 특히 매우 큰 패키지 크기와 미국 내 제조를 선호하는 고객군에서 선택지가 될 수 있으며, CoWoS와의 격차를 일부 해소할 가능성이 있다고 판단했다.
인텔은 수년간 내부적으로 사용하던 EMIB를 외부 고객에도 제공하기 시작했다. 번스타인은 Google‑MediaTek이 2027년 텐서 처리장치(TPU)용으로 이 기술을 검토 중이며, 메타(Meta, 구 페이스북)는 자사 MTIA 가속기 검토 대상에 포함시켰다고 전했다.
EMIB‑T는 인텔의 기존 EMIB 방식을 확장한 개념이다. 실리콘 브리지와 through‑silicon vias(TSV)를 기판(substrate) 내부에 삽입함으로써, 기판상에서 더 큰 레티클(reticle) 규모를 지원할 수 있도록 설계되었다. 번스타인은 이 점이 현행 CoWoS 제품군 대비 레티클 확장에서 우위를 제공한다고 분석했다.
기술적 수치와 로드맵: 현재 CoWoS-S는 약 3.3배(reticle size) 크기를 지원하며, CoWoS-L은 5.5배로 확장될 것으로 예상되고, 2027년에는 9.5배까지 확대될 전망이다. 반면 인텔은 EMIB가 2024년에 6배를 지원했다고 밝히고 있으며, 2026년 8배, 2028년에는 최대 12배까지 목표로 하고 있다.
기술적 차이는 주로 생산 지오메트리(geometry)에서 비롯된다. 번스타인은 CoWoS가 라운드(원형) 웨이퍼를 운반체(carrier)로 사용하기 때문에 패키지 크기가 커질수록 가장자리에서 사용되지 않는 공간이 발생한다고 설명했다. 반면 EMIB‑T는 직사각형 기판을 사용하여 대형 패키지에서 낭비되는 면적을 줄이고 전반적인 재료 사용량을 낮춘다.
원가 비교: 번스타인은 EMIB 기반 패키징의 칩당 비용을 <em>수백 달러("a few hundred $")</em>로 추정한 반면, 동일한 루빈(Rubin)급 AI 프로세서에 대해 CoWoS는 칩당 약 $900~$1,000 수준이라고 분석했다. 또한 EMIB‑T의 기판(substrate) 내재 가치는 칩당 약 $300로, 루빈 설계의 $180~$200 및 초기 설계의 $80~$100과 비교해 상대적으로 높다고 번스타인은 평가했다.
하지만 리스크도 분명하다. 번스타인은 EMIB‑T가 외부 생산 실적(track record)을 갖추지 못했다는 점을 주요 위험 요인으로 지적했다. 유기 기판 내부에 실리콘 브리지를 삽입하는 과정에서 재료 불일치(material mismatch)와 기계적 응력(mechanical stress)이 발생할 수 있어 수율(yield) 측면에서 도전이 따를 수 있다는 것이다. 실패한 패키지는 값비싼 로직 다이(logic die)와 고대역폭 메모리(HBM) 스택을 손실시킬 수 있어, CoWoS와 경쟁하려면 일관되게 높은 수율을 달성해야 한다.
미국 내 패키징 역량: 인텔은 미국 뉴멕시코(New Mexico)와 말레이시아(Malaysia)에 첨단 패키징 시설을 운영하고 있으며, Amkor의 한국 송도(Songdo) 공장에서 공정을 확보했다. 또한 애리조나(Arizona)에 추가 용량을 계획 중이다. 번스타인은 이는 단기적으로 미국 기반 패키징을 원하는 고객에게 인텔이 우위를 점할 수 있는 요인이라고 평가했다. 반면 TSMC의 미국 내 패키징 계획은 아직 확정된 일정이 공개되지 않았다고 덧붙였다.
재무적 영향 추정: 번스타인은 100만 개의 AI 프로세서가 CoWoS에서 EMIB‑T로 전환될 경우 TSMC의 수익에 약 $10억 달러의 영향이 있을 것으로 추정했다. 이는 번스타인이 추정한 2027년 TSMC 예상 매출의 약 0.5%에 해당한다. 반면 인텔은 수익 측면에서 수억 달러대(High‑hundreds of millions $)의 추가 매출을 기록할 수 있어, 이는 총매출의 약 1%~2% 수준에 상응한다고 번스타인은 분석했다.
인텔 경영진은 컨퍼런스 콜에서 고급 패키징 기회가 고객당 "수억 달러(hundreds of millions of dollars)"에서 "10억 달러 이상(north of a billion dollars)"까지 이를 수 있다고 밝혔다.
수혜 예상 기업: 번스타인은 기판 공급업체인 이비덴(Ibiden)이 상대적으로 가장 큰 수혜자가 될 수 있다고 전망했다. EMIB‑T가 기판에 더 많은 복잡성과 가치를 이동시키는 만큼, 기판 업체의 매출과 영업이익에 의미 있는 상향 요인이 될 수 있다는 분석이다.
용어 설명: 본 기사에서 자주 등장하는 주요 용어는 다음과 같다. CoWoS(Chip‑on‑Wafer‑on‑Substrate)는 칩을 웨이퍼 위에 배열한 뒤 이를 다시 기판에 올리는 방식의 고급 패키징 기술로, 대규모 AI 가속기에서 널리 사용된다. EMIB(Embedded Multi‑die Interconnect Bridge)는 인텔이 개발한 칩 간 연결 기술로, EMIB‑T는 여기서 기판 내부에 실리콘 브리지를 삽입하고 TSV를 포함시킨 확장형이다. Reticle scaling은 반도체 노광 공정에서 단일 노광 패턴(레티클)을 통해 구현 가능한 칩 면적의 배수(크기)를 의미한다. TSV(Through‑Silicon Via)는 실리콘 기판을 관통해 수직 전기적 연결을 제공하는 구조를 뜻한다. 1
시장과 향후 영향 분석: 기술적 차이와 지리적 생산 역량은 고객의 선택에서 중요한 요소로 작용할 것이다. 대형 AI 패키지 수요가 지속적으로 성장하는 가운데, EMIB‑T는 대형 패키지에 유리한 기하학적 효율성과 비교적 낮은 단가를 통해 일부 고객을 유인할 가능성이 있다. 다만 높은 초기 수율 확보 여부가 관건으로, 수율이 불안정할 경우 오히려 총비용이 상승해 비용 경쟁력이 약화될 수 있다. 또한 미국 내 패키징 수요를 노리는 고객(데이터센터 운영사, 미국 기반 클라우드 사업자 등)은 인텔의 현지 생산 능력을 중요한 고려 요소로 삼을 수 있다.
투자 및 공급망 관점: 번스타인이 제시한 수치(칩당 비용 차이, 기판 내재 가치 증가 등)를 감안하면, EMIB‑T 채용이 확대될 경우 기판 공급사(특히 이비덴)와 인텔의 패키징 사업부가 상대적으로 수혜를 입을 가능성이 크다. 반면 TSMC는 고성능 AI 패키징에서 일부 수요를 빼앗길 수 있으나, 번스타인이 추정한 바에 따르면 2027년 매출의 약 0.5%에 해당하는 영향에 그칠 것으로 보여 단기적 충격은 제한적일 수 있다. 장기적으로는 양사 간 기술 경쟁과 고객 다변화 전략, 공급망 리스크(수율, 소재 확보, 지리적 다변화)가 업계 지형을 결정할 것이다.
결론: EMIB‑T는 대형 AI 패키지에서의 비용·면적 효율성 측면에서 의미 있는 경쟁력을 제공할 잠재력이 있다. 다만 외부 생산 실적 부족과 수율 확보 문제, 그리고 고객의 신뢰 확보 여부가 향후 채택 속도와 시장 영향력을 결정할 주요 변수다. 산업 전반에서는 기판 공급업체와 미국 내 패키징 역량을 보유한 기업들이 상대적 우위를 점할 가능성이 있으며, 투자자와 고객은 기술 성숙도와 수율, 공급망 확장 계획을 주의 깊게 관찰해야 한다.
